主要职责：

1、RTL 编码：针对功耗、性能、面积和时序目标的 RTL 设计的开发、评估和改进；

2、验证：支持用于功能和性能验证的测试台开发和仿真；

3、性能探索和关联：探索高性能策略并验证 RTL 设计是否满足目标性能。

工作要求:

1、本科及以上学历，计算机科学、电气与电子工程、材料科学等理工专业，2年以上相关经验；

2、对芯片架构和逻辑电路设计有全面的了解；

3、了解 Verilog 和/或 VHDL 的知识，有使用模拟器和波形调试工具的经验；

4、了解逻辑设计原则以及时序和功率影响、了解低功耗设计技术、了解高性能技术和权衡；

5、具有将获得的 IP 模块集成到综合设计中的实践经验；

6、能够生成用于 MBIST 工具的内存内置自检 (BIST)模型、能够生成 Verilog 模型供客户在其仿真环境中使用。

工作地点：江苏省苏州市工业园区若水路385号